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vErilog中使用乘法运算符的问题

verilog不像C语言,它不是高级语言,你写乘号有时是可以的,但是有时是不可以的,所以不要使用乘号,更不要使用除号,因为除法在FPGA中是不能在一个周期之内出结果的。为什么有时可以有时不可以呢?因为用来综合你的程序的软件(例如XILINX 的XS...

在verilog设计中是可以使用乘法器的,只不过直接使用verilog的乘法器有一些不好的地方: 1、直接使用verilog的乘法器综合后是一个组合逻辑的乘法器,其需要面积(逻辑门)大,输出时序不稳定。 2、综合后的乘法器因为是组合逻辑,经过多级逻辑门...

Quartus II的编译器对verilog文件中的乘法和除法运算符是可以进行综合的,这些运算符综合后生成的RTL门级的乘法和除法电路就是AlteraIP核所提供的乘法和除法电路,而megaweizard中的进行设置的乘除法运算的模式其实也就是调用了这些IP核,所以这...

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